PCB的竞争越来越激烈，样品交期越来越短，阻抗设计在制前工作中占了很大的比例，如何缩短阻抗制作时间，做出满足客户要求的阻抗匹配，是制前部必需考虑的一个问题。

将 PCB 本身视为连接多条迹线的组件是公平的。每条迹线都是不同的，有些是高速的，有些是低速的，有些是有噪声的，有些是用于电路电流的返回路径等。现在，众所周知，理想电路和实际电路存在很多差异。假设一条高频走线是用一条走线宽度为 0.5mm 的 7mm 铜走线来布线的，它会在走线上增加电感、电容和电阻。这对高频信号线造成了困难，因为电容和电感会改变信号的频率，走线的终点会产生与走线起点完全不同的结果。此类信号的主要衰减是由于PCB 走线中的阻抗。阻抗设计在PCB设计中显得越来越重要。

在PCB线路板生产中，阻抗处理是必不可少的

原因如下：

1、PCB线路（板底）要考虑接插安装电子元件，接插后考虑导电性能和信号传输性能等问题，所以就会要求阻抗越低越好，电阻率要低于每平方厘米1&TImes;10-6以下。

2、PCB线路板在生产过程中要经历沉铜、电镀锡（或化学镀，或热喷锡）、接插件焊锡等工艺制作环节，而这些环节所用的材料都必须保证电阻率底，才能保证线路板的整体阻抗低达到产品质量要求，能正常运行。

3、PCB线路板的镀锡是整个线路板制作中最容易出现问题的地方，是影响阻抗的关键环节。化学镀锡层最大的缺陷就是易变色（既易氧化或潮解）、钎焊性差，会导致线路板难焊接、阻抗过高导致导电性能差或整板性能的不稳定。

4、PCB线路板中的导体中会有各种信号传递，当为提高其传输速率而必须提高其频率，线路本身如果因蚀刻、叠层厚度、导线宽度等因素不同，将会造成阻抗值得变化，使其信号失真，导致线路板使用性能下降，所以就需要控制阻抗值在一定范围内。

通过规则管理来控制阻抗，准确发现信号反射

走线阻抗控制主要在于确保走线的尺寸大小合适。如果独立考虑一条走线，其阻抗值是很明确的。但是，当它靠近另一条走线或导体时，由于意外耦合作用，该走线的阻抗将与最初的设计值不同。这个问题非常棘手，会导致沿着互连的阻抗变化不定，而传输线和接收器之间的极端阻抗失配将导致信号反射。

尽管我们已根据最佳实践对 PCB layout 进行了布线，并且布线的走线宽度全部符合设计值，但是互连中也有可能出现阻抗变化。这时就需要使用规则驱动设计，即，在对 layout 进行布线时，根据设计规则来检查电路板。如果要处理一块工艺比较陈旧的电路板，那么就需要分批检查阻抗；为此，可以运行一个批处理设计规则检查 (DRC)，一目了然地浏览阻抗超标情况。

要纠正整个电路板上的阻抗错误，Sigrity 的布线后仿真功能可以助我们一臂之力，用以分析整个单端和差分互连的阻抗。同时，还可以发现互连线上特定位置的信号反射，如过孔或连接器过渡处。

定义阻抗控制的规则

阻抗控制的目的是确保 PCB 上的走线在每个互连中的几何形状都是一致的。该方法适用于单端和差分对布线。为此，需要遵循我们的高速信号标准来定义这些约束规则，而这些信号标准又取决于所选的器件或设计的接口类型。

PCB 设计软件的适应性很强，确保用户能够定义任何物理和电气规则，以符合可制造性设计 (DFM) 要求和信号标准。Allegro 提供的设计工具允许用户使用 Allegro Constraint Manager（规则管理器）来定义所需的阻抗值和容差。此工具可在 Allegro PCB Designer 或 Allegro Sigrity SI 内访问。

定义规则

在开始定义规则之前，我们需要确定规则定义是针对单个网络，还是针对一组网络。Allegro PCB Designer 允许用户将几个网络划分到一个网络组，因此可以将同一组设计规则分配至整个网络组。请注意，不是必须要将网络分配到网络组；一个网络也可以有自己的设计规则和约束。所有设计规则都可以在 Allegro Constraint Manager 中访问、查看和编辑。

要访问 Allegro Constraint Manager 并定义电路板中的约束规则，请在 Allegro Sigrity SI 中打开 .BRD 文件。单击 Setup 菜单并找到 Constraints → Constraint Manager。打开 Constraint Manager 后，可以从屏幕左侧的面板上访问基于网络组和基于网络的电气规则。

网络组的阻抗规则。

Allegro Constraint Manager 还支持为 PCB 定义其他几种物理和电气规则。物理规则包括焊盘和走线间距，而电气规则包括传播延迟限制和返回路径跟踪。

要查看到底是设计的哪些部分导致设计规则超标还可以使用工具菜单中的 DRC Browser。该工具可以显示电路板中超出设计规则的坐标，并在不同的类别中标记出具体的规则超标项目。超标列表可能让人有点眼花缭乱，但不必担心，Allegro 提供了可视化工具来显示规则超标。这涉及到使用 layout 数据进行布线后仿真。

运行阻抗和反射仿真

如果已经准备好纠正电路板中的阻抗失配，要完成此操作，可以使用 Allegro 中的信号完整性分析功能来发现阻抗变化并识别存在反射的位置。

如果我们需要检查电路板中的不同网络对，只需选择网络对的两端，确保整个电路板的差分阻抗保持一致。对于差分对，还需要检查是否符合长度匹配容差，该容差可以在 Allegro Constraint Manager 中定义。然后可以使用 DRC Browser 来确定哪里发生了长度失配的情况，布线工具可以对标准的长度匹配片段进行布线，保持差分对同步。Allegro Constraint Manager 是 PCB 设计的核心，可以驱动整个 PCB 设计。

文章资料引用自Cadence、电子发烧友网