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随着PCB上高速信号速率的提升，高速设计方案会在PCB设计中引入比较多的DRC，常见的是K/L、K/V等DRC。设计者允许这些DRC的存在，但是这些DRC的占比已经超过整板DRC的50%以上，他们的存在会降低ALLEGRO的运行速度，甚至延长某些操作的运行时间（例如：更新DRC，Database check等），还影响投板前的DRC排查效率和质量。Allegro17.2的Via structure 功能，可以帮助设计者去除这些DRC，提升设计效率和设计质量。
步骤一：根据需求创建Via structure
1. 芯片侧的Via structure样例，Via structure可以只是Cline，也可以是Via、shape、Cline的合成体。具体包含的对象，由设计者决定。
2. 高速布线层切换的Via structure样例。
3. 连接器侧的Via structure样例。可以只包含Cline和您所需的其他对象。
步骤二：在设计中调用Via structure
Via structure定义完成后，我们可以在设计中直接调用，然后将其连接起来，即可完成高速链路的布线。如下的实例中，应用上面提到的几个Via structure样例，完成了一个高速链路的设计。设计完成后，K/L、K/V等报错不再出现，设计变得更加有效，更有利于提升设计质量。
Allegro的Via structure功能，可以帮助设计者消除PCB上为了落实设计需求而引入的合理的DRC。让设计更加高效，高质量，且可以促进高速信号设计的一致性（每次遇到同类设计，都可以直接调用已有的模板）。
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