Kimi K3 在 48 小时内完成芯片自主设计、全程未使用 Cadence、Synopsys 等商业 EDA 工具的案例出现后，再度引爆行业讨论，“AI 大模型是否会杀死 EDA 软件” 成为芯片设计领域热议话题。市场将该事件与 2025 年 DeepSeek 带来的行业冲击对标，但 Cadence CEO Anirudh Devgan 在财报电话会以及高盛会议中，针对这一观点给出回应：即便大模型能力持续迭代，EDA 工具不会走向商品化，芯片设计领域 “三层蛋糕” 技术框架将长期存续。

根据月之暗面技术博客披露，Kimi K3 完成的芯片设计面积 4 平方毫米，工作频率 100MHz，基于 Nangate 45nm 开源标准单元库搭建，包含 13 个设计模块，从 RTL 代码到流片仿真全流程，未使用商业 EDA 专有软件与授权 IP。

在 Devgan 看来，该项目属于基于二十年前工艺技术的小规模验证设计，芯片运行频率相比当前主流先进设计低 20 至 30 倍，并不代表商用芯片设计能力。开源 EDA 工具已经存在数十年，多用于高校科研、轻量化验证场景，面向量产的复杂芯片开发，行业主流仍然选择 Cadence 商业 EDA 平台。

针对行业设想的终极场景 —— 大模型直接输出 GDSII 版图文件，跳过商业 EDA 完成晶圆流片，Devgan 提出核心观点：芯片设计底层存在物理与数学层面的事实真值（Ground Truth）。AI 本质是非线性拟合模型，单独依靠大模型无法完成高精度工程收敛；复杂芯片工程必须将 AI 能力与物理规则深度融合，AI 负责探索海量优化方案，物理仿真引擎完成约束校验与最优解收敛。

“三层蛋糕”是 Cadence 面向 AI 时代芯片设计的核心技术路线，完整框架分为三层：上层为 AI 智能体（Agent）与流程编排层，中间层是物理仿真与设计优化引擎，底层为高性能计算与工程数据底座。

Devgan 强调，复杂芯片工程的 AI 应用必须建立在物理规则之上，三层架构缺一不可。Agent 擅长设计规划、任务编排与多方案迭代，但版图、时序、功耗、信号完整性等精细化物理实现，必须依托中间层专业 EDA 引擎完成。这也是 Cadence 的核心差异化优势：上层 Agent 沉淀芯片设计领域知识库、工程心智模型与知识图谱；Agent 可通过深度 API 调用中间层工具，Cadence 掌握 EDA 引擎底层访问权限；底层搭配 Palladium 硬件仿真系统，构建软硬一体化验证平台。

Cadence 已推出四大 Super Agent，分别覆盖前端设计、物理设计、模拟定制设计、PCB 与封装四大场景。智能体与 EDA 中间层工具深度原生集成，公司投入万名研发人员同步迭代上层 Agent 与中间 EDA 引擎，打通 AI 编排与物理仿真的链路。

■ Agentic AI 不是减少 EDA 调用，而是驱动更多 EDA 任务执行

Cadence 反驳 “AI 取代 EDA” 的核心逻辑：Agentic AI 的价值，不只是优化工具输入输出，而是自动化驱动完整芯片设计工作流。传统生成式 AI 仅能实现文档检索、代码辅助；Agentic AI 可以自主定义完整设计流程，按顺序调度各项任务，遇到时序、DRC 等违规问题自动迭代重试。

传统研发模式下，芯片设计师同一时间仅能开展 3~4 轮设计实验；Agent 可以并行执行上百次迭代探索。因此智能体不会减少 EDA 工具调用次数，反而会大幅增加底层 EDA 引擎的调用量。

落地数据已经印证该趋势：面向数字验证场景的 ChipStack AI Super Agent，已落地超过 20 个客户生产项目，典型案例中将原本 5 周的 RTL 验证周期压缩至 1 天以内，验证性能提升超 40 倍；模拟与定制电路场景的 ViraStack，已有 25 个以上客户项目，实现 2~10 倍设计效率提升。

商业模式上，Cadence 为 Agentic AI 采用 “消费 + 订阅” 创新模式，原有中间层 EDA 工具保留成熟商业模式。客户采购 AI 智能体服务，仍需要持续采购底层 EDA 软件授权。芯片设计复杂度持续抬升，尽管单款芯片设计人力周期已经大幅优化，芯片项目总量与设计工作量仍在指数级增长，EDA 基础工具的需求底座并未萎缩。

■ 难以复制的完整生态：EDA、IP、硬件仿真与晶圆厂协同壁垒

Cadence 的竞争绝非单一AI模型，而是一套完整的芯片设计全栈体系。其 EDA 产品矩阵覆盖数字设计、模拟电路、存储器、混合信号、先进封装与 PCB 全领域。长期与台积电深度协同，持续拓展和英特尔、三星的合作关系；IP 业务保持强劲增长，今年 IP 业务增速达 30%，重点布局 SerDes、PCIe、UCIe、HBM、DDR 等高端 IP，服务先进节点与高性能计算市场。

硬件仿真平台是这套体系不可或缺的一环。Devgan 认为，现代复杂芯片开发已经离不开专用硬件仿真系统。Palladium 硬件仿真平台性能可达 CPU 软件仿真的 1000 倍，能够在芯片流片回片之前，提前在硬件环境中跑通 Windows、CUDA、iOS 等各类上层软件，完成芯片功能验证与驱动开发。随着芯片规模持续扩大、设计项目数量增加，硬件仿真需求仍在稳步上涨。

客户可以自主开发 Agent，也可以自研智能体调用 Cadence EDA 工具，但 Cadence 同时掌握上层 Agent 与中间 EDA 内核，拥有普通外部开发者无法获取的底层接口与专属优化能力，原生一体化方案在工程效率上具备显著优势。Cadence 当前的研发方向，是在四大 Super Agent 之上搭建更高层级的全局流程编排能力，进一步强化智能体与 EDA 内核的原生融合。

■ 结语：EDA 不会消失，芯片设计范式迎来 AI 重构

Cadence 对 AI 浪潮下 EDA 行业的判断十分清晰：AI 不会替代 EDA，而是重塑芯片设计的工作范式。未来芯片设计将形成全新分工：AI Agent 在上层负责流程编排、海量方案迭代探索；EDA 工具在中间层守住物理与数学真值，完成高精度仿真、约束检查与物理实现；底层算力、硬件仿真与工程数据为整套流程提供支撑，也就是 Cadence 提出的 “三层蛋糕”。

Kimi K3 48 小时芯片设计案例的真正意义，不在于预判 EDA 行业消亡，而是预示芯片设计新范式的到来。AI 与 EDA 不是替代关系，而是共生关系。AI Agent 将驱动更多轮次的 EDA 仿真与实现，EDA 工具作为芯片工程的物理底座，依然是先进芯片量产开发不可替代的核心基础设施。

文章部分素材来源于Cadence