全球电子设计创新领先厂Cadence Design Systems, Inc.宣布其专为先进晶圆级整合扇出型(InFO)封装技术所开发的整合式系统设计解决方案已开始供货，此为双方今年初宣布的InFO合作成果的展现。Cadence现正为包含InFO的设计提供用于多芯片并行优化的实现、签核及电热分析工具软件。

有关专为InFO技术所提供的Cadence®解决方案详情请见:www.cadence.com/go/infoflow。

Cadence解决方案包括：

1.Cadence系统级封装(SiP)：提供可产生完整系统布局、设计中设计规范验证(DRC)及IC级实体签核的强化InFO设计及布局平台。

2. 芯片与封装层级多重撷取解决方案：Quantus™ QRC撷取解决方案及Allegro®-Sigrity™封装评估撷取选项是专为验证InFO应用量身订做。

3. 多IC签核解决方案：Tempus™时序签核解决方案提供跨晶粒/跨InFO时序校验，Voltus™-Sigrity封装分析提供多晶粒并行电迁移阻抗压降(EMIR)分析，Cadence实体验证系统(PVS)提供用于InFO系统及异质裸片的DRC和布局线路图对比(LVS)查核。

4. Sigrity IC封装分析及3D建模：支持分层热、电磁干扰(EMI)、静态与动态IR分析，以及温度感知EM多晶粒InFO系统。

Cadence客制IC与PCB事业群资深副总裁暨总经理Tom Beckley说：「新流程为顾客提供无与伦比的全方位IC与封装解决方案，涵盖InFO技术中的各种异质多芯片设计。藉由与台积公司的密切合作，我们帮助双方的共同行动装置及IoT顾客进一步缩短系统设计与验证周期，加速产品上市时程。」

台积公司设计基础架构市场部资深处长 Suk Lee表示：「由于设计人员能在将多重芯片整合于单一封装的同时提升设计表现，所以对于我们InFO封装技术的需求持续增加。经由与Cadence的持续合作，我们带给顾客更大的能力，帮助他们提升产能并克服市场竞争压力。」